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  • 閂鎖效應,閂鎖效應解決方法介紹
    • 發(fā)布時(shí)間:2024-06-27 16:20:28
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    閂鎖效應,閂鎖效應解決方法介紹
    CMOS電路中,存在寄生的三極管PNPN,它們相互影響在VDD與GND間產(chǎn)生一低阻通路,形成大電流,燒壞芯片這就是閂鎖效應。
    閂鎖效應是CMOS工藝所特有的寄生效應,嚴重會(huì )導致電路的失效,甚至燒毀芯片。閂鎖效應是由NMOS的有源區、P襯底、N阱、PMOS的有源區構成的n-p-n-p結構產(chǎn)生的,當其中一個(gè)三極管正偏時(shí),就會(huì )構成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻,使寄生的三極管不會(huì )處于正偏狀態(tài)。
    靜電是一種看不見(jiàn)的破壞力,會(huì )對電子元器件產(chǎn)生影響。ESD 和相關(guān)的電壓瞬變都會(huì )引起閂鎖效應(latch-up),是半導體器件失效的主要原因之一。
    如果有一個(gè)強電場(chǎng)施加在器件結構中的氧化物薄膜上,則該氧化物薄膜就會(huì )因介質(zhì)擊穿而損壞。很細的金屬化跡線(xiàn)會(huì )由于大電流而損壞,并會(huì )由于浪涌電流造成的過(guò)熱而形成開(kāi)路。這就是所謂的“閂鎖效應”。在閂鎖情況下,器件在電源與地之間形成短路,造成大電流、EOS(電過(guò)載)和器件損壞。
    閂鎖效應
    Latch up閂鎖效應觸發(fā)原因:
    1. 芯片一開(kāi)始工作時(shí)VDD變化導致nwell和P substrate間寄生電容中產(chǎn)生足夠的電流,當VDD變化率大到一定地步,將會(huì )引起Latch up。
    2. 當I/O信號變換超過(guò)VDD-GND范圍,會(huì )有較大電流產(chǎn)生,也會(huì )觸發(fā)Latch up
    3. ESD靜電泄放時(shí),會(huì )從保護電路中引入載流子到阱和襯底中,也會(huì )觸發(fā)Latch up
    4. 負載過(guò)大,VDD或GND突變時(shí)也可能會(huì )觸發(fā)Latch up
    5. 阱側面漏電流過(guò)大,也會(huì )觸發(fā)Latch up
    Latch-up產(chǎn)生機制和抑制方法:
    Latch-up產(chǎn)生機制
    1.輸入或輸出電壓(I/O的信號)高于VDD電壓,芯片產(chǎn)生大電流,導致latch-up;
    2.ESD靜電加壓,可能會(huì )從保護電路中引入少量帶電載流子到阱或襯底中,導致latch-up;
    Latch-up抑制方法
    1.保持低于芯片的絕對最大額定值。
    2.使用氧化物隔離槽(oxide trench)和掩埋氧化物(buried oxide)層隔離NMOS和PMOS器件:
    閂鎖效應
    3.如果不能使用oxide trench,可以使用guard rings。多子GuardRing : P+ Ring環(huán)繞NMOS并接GND; N+ Ring環(huán)接PMOS并接VDD。使用多子保護環(huán)可以降低Rwell和Rsub的阻值,且可以阻止多數載流子到基極。
    少子GuardRing : 制作在N阱中的N+ Ring環(huán)繞NMOS并接VDD; P+ Ring環(huán)繞PMOS并接GND。 使用少子保護環(huán)可以減少因為少子注入到阱或襯底引發(fā)的閂鎖。
    閂鎖效應
    4.減小正反饋環(huán)路的增益。減小寄生晶體管的放大倍數和Rw/Rs阻值都可以有效降低環(huán)路增益。增加阱和襯底摻雜濃度以降低Rwell和Rsub, 例如,使用逆向摻雜阱。使NMOS和PMOS保持足夠的間距來(lái)降低引發(fā)SCR的可能。Sub接觸孔和Well接觸孔應盡量靠近源區。以降低Rwell和Rsub的阻值。
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